PCIe 信号完整性

Signal Integrity Fundamentals

什么是信号完整性？

信号完整性（Signal Integrity, SI）是指信号在传输过程中保持其原始特性的能力。在高速数字系统中，信号完整性问题会导致数据错误、系统不稳定甚至完全失效。

为什么PCIe需要关注信号完整性？

  • 高数据速率：PCIe Gen5达到32GT/s，Gen6达到64GT/s
  • 高频信号：信号频率进入GHz范围，传输线效应显著
  • 严格的眼图要求：规范对眼图张开度有明确要求
  • 长距离传输：服务器背板、线缆等长距离传输场景

眼图分析 (Eye Diagram)

眼图是评估高速数字信号质量的重要工具。通过将多个比特周期的信号叠加显示，可以直观地观察信号质量。

眼图关键参数

眼高 (Eye Height)

表示信号的幅度裕量，反映噪声和衰减的影响

眼宽 (Eye Width)

表示时序裕量，反映抖动对信号的影响

眼图张开度

眼图中心区域的清晰程度，决定误码率

抖动 (Jitter)

信号边沿相对于理想位置的偏差

PCIe眼图规范要求

代际 数据速率 最小眼高 最小眼宽
Gen3 8 GT/s 120 mV 0.3 UI
Gen4 16 GT/s 100 mV 0.25 UI
Gen5 32 GT/s 80 mV 0.2 UI

抖动 (Jitter) 和噪声

抖动类型

随机抖动 (Random Jitter, RJ)

由热噪声、散粒噪声等随机因素引起，服从高斯分布。

  • 特点：无界，理论上可以无限大
  • 来源：热噪声、散粒噪声、闪烁噪声
  • 改善方法：降低噪声、提高信号幅度

确定性抖动 (Deterministic Jitter, DJ)

由可预测的因素引起，具有明确的来源。

  • 周期性抖动 (PJ)：由电源噪声、时钟耦合等周期性干扰引起
  • 数据相关抖动 (DDJ)：由码间干扰(ISI)引起，与数据模式相关
  • 占空比失真 (DCD)：由上升/下降时间不对称引起

总抖动 (Total Jitter, TJ)

在特定误码率(BER)下的总抖动预算。

TJ = DJ + n × RJ 其中： - DJ = 确定性抖动 (峰峰值) - RJ = 随机抖动 (RMS值) - n = 与BER相关的系数 (BER=10^-12时，n≈14)

噪声类型

噪声类型 来源 影响 改善方法
串扰 (Crosstalk) 相邻信号线耦合 眼图闭合 增加线间距、屏蔽
电源噪声 电源纹波、地弹 幅度噪声、抖动 去耦电容、电源完整性
反射噪声 阻抗不连续 码间干扰 阻抗匹配、端接
电磁干扰 (EMI) 外部电磁场 信号畸变 屏蔽、滤波

传输线理论

当信号频率足够高时，PCB走线必须作为传输线来分析，而不是简单的导线。

何时需要考虑传输线效应？

临界条件：走线长度 > 信号波长的 1/10 对于PCIe Gen3 (8 GT/s)： - 信号波长 ≈ 3.75 cm (FR4材料) - 临界长度 ≈ 3.75 mm 对于PCIe Gen5 (32 GT/s)： - 信号波长 ≈ 0.94 cm - 临界长度 ≈ 0.94 mm

现代PCIe设计中，几乎所有走线都需要按传输线处理！

传输线关键参数

特性阻抗 (Z₀)

PCIe要求差分阻抗 85Ω ±15% 或 100Ω ±15%

Z₀ = √(L/C)

传播延迟

FR4材料中约 6-7 ps/mm

影响时序匹配和线长控制

衰减常数

与频率相关的信号衰减

α = α_conductor + α_dielectric

趋肤效应

高频时电流集中在导体表面

导致电阻随频率增加

阻抗匹配与端接

阻抗不连续的影响

当信号遇到阻抗不连续点时，会发生反射：

反射系数：Γ = (Z_L - Z₀) / (Z_L + Z₀) 其中： - Z_L = 负载阻抗 - Z₀ = 传输线特性阻抗
  • 过孔 (Via)：电容性不连续，阻抗下降
  • 连接器：阻抗变化区域
  • 走线宽度变化：阻抗突变
  • 参考平面不连续：返回路径中断

PCIe端接方案

端接类型 实现方式 优点 缺点
片上端接 (ODT) 集成在PHY中 精确、可调、省空间 功耗、发热
外部端接 分立电阻 灵活、可调试 占用空间、寄生效应
交流端接 RC网络 直流隔离 低频截止

均衡技术

均衡器用于补偿信道损耗，恢复信号质量。PCIe使用多种均衡技术组合。

发送端均衡 (Tx Equalization)

去加重 (De-emphasis)

降低低频分量幅度，预失真信号

PCIe Gen1/Gen2使用

预加重 (Pre-emphasis)

提升高频分量幅度

增强信号高频成分

FIR滤波器

灵活的3-tap FIR均衡

PCIe Gen3+使用

接收端均衡 (Rx Equalization)

均衡器类型 原理 适用场景 PCIe支持
CTLE 连续时间线性均衡，模拟高通滤波 高频损耗补偿 Gen3+
DFE 判决反馈均衡，消除ISI 长距离传输 Gen3+
FFE 前馈均衡，线性滤波 与DFE配合使用 Gen4+

信号完整性仿真工具

常用仿真工具

Keysight ADS

高级设计系统，全面的信号完整性分析

支持通道仿真、眼图分析、误码率估算

Cadence Sigrity

专注于PCB信号完整性和电源完整性

PowerSI、Speed2000等工具

Ansys HFSS/SIwave

3D电磁场仿真

精确建模过孔、连接器等结构

Mentor HyperLynx

易用的PCB信号完整性分析

与PADS、Xpedition集成

仿真最佳实践

  1. 获取准确的模型：使用供应商提供的IBIS-AMI模型
  2. 精确建模信道：包括走线、过孔、连接器、封装
  3. 考虑工艺偏差：进行 corners 分析
  4. 温度影响：考虑工作温度范围内的性能
  5. 验证仿真结果：与实测数据对比验证

PCIe信号完整性设计建议

布局布线要点

  • 差分对等长匹配：长度差 < 5 mil (Gen3), < 2 mil (Gen5)
  • 阻抗控制：差分阻抗 85Ω 或 100Ω，容差 ±10%
  • 参考平面：保持完整的参考平面，避免跨分割
  • 过孔优化：使用反焊盘、背钻减少过孔stub
  • 串扰控制：差分对间距 ≥ 3W，与 aggressor 间距 ≥ 5W
  • 避免直角：使用45度或圆弧走线

各代际设计挑战

代际 主要挑战 关键设计要点
Gen3 (8 GT/s) 通道损耗、串扰 均衡器配置、阻抗控制
Gen4 (16 GT/s) 更高损耗、反射敏感 低损耗材料、背钻
Gen5 (32 GT/s) 严重损耗、串扰 超低损耗材料、屏蔽
Gen6 (64 GT/s) PAM4调制、噪声敏感 高级均衡、FEC

总结

信号完整性是PCIe高速设计的核心挑战。随着数据速率的提升，信号完整性问题变得更加严峻。理解眼图、抖动、传输线理论、阻抗匹配和均衡技术，是成功设计PCIe系统的关键。

关键要点回顾

  • 眼图是评估信号质量的直观工具
  • 抖动分为随机抖动和确定性抖动
  • 高频信号必须按传输线处理
  • 阻抗匹配是减少反射的关键
  • 均衡技术补偿信道损耗
  • 仿真工具是设计验证的重要手段